Новости

Кремниевая реализация нового процессорного ядра цифровой обработки сигналов

В рамках дальнейшего развития однокристальных процессоров цифровой обработки сигналов (микросхемы серии 1867) в ФГУП «НИИЭТ» проводятся активные работы по созданию технологически независимых СФ‑блоков ПЦОС.

 

В середине октября были получены годные макетные образцы ИС, содержащие СФ‑блок нового перспективного 16-разрядного процессорного ядра обработки данных с фиксированной запятой. В настоящее время специалисты предприятия проводят работы по уточнению расчетных параметров микросхемы (быстродействие, токи потребления, логические уровни сигналов и т.д.).

 

В рамках этого проекта, наряду с разработкой собственно процессорного ядра, параллельно прорабатывается возможность создания на его основе целого семейства ПЦОС с различными техническими характеристиками.

 

Прототипом при создании нового процессорного ядра послужила одна из недавних разработок ФГУП «НИИЭТ» – 16-разрядный ПЦОС с фиксированной запятой 1867ВЦ4Т – полный функциональный аналог ИС TMS320C54х фирмы Texas Instruments. Подробное техническое описание 1867ВЦ4Т можно скачать на сайте www.niiet.ru. Новое ядро реализует полную функциональность процессора 1867ВЦ4Т на уровне состава аппаратуры (блок управления последовательностью выполнения программы и выборкой операндов, тракт обработки данных, JTAG-интерфейс) и системы команд (на уровне опкодов).

 

Современный СФ-блок невозможно представить без тестового окружения (test bench). Поэтому, одновременно с проектированием синтезируемого технологически независимого процессорного ядра, было разработано тестовое окружение и набор тестов. В тестовый набор помимо функциональных тестов, полностью проверяющих аппаратуру и систему команд процессорного ядра, были включены тесты для проверки JTAG-интерфейса и внутрикристального блока анализа и отладки. Эти тесты частично были получены на основе реальных временных диаграмм обмена персонального компьютера, работающего под управлением программной среды разработки Code Composer Studio с оценочным модулем, содержащим ИС 1867ВЦ4Т. Поскольку soft Code Composer Studio оперирует не со всеми скан-цепями процессора, были разработаны дополнительные JTAG тесты для проверки остальных скан-цепей, в том числе и регистра граничного сканирования (BSR).

Разработанный test bench, наряду с функционально-логической верификацией модели, позволяет осуществлять генерацию управляющих файлов для имеющихся в ФГУП «НИИЭТ» контрольно-измерительных комплексов. Сгенерированные тестовые последовательности прошли апробацию на контрольно-измерительном комплексе с реальной ИС 1867ВЦ4Т, которая подтвердила полное соответствие временной диаграммы модели нового ядра (на уровне синтезированной в конкретном технологическом базисе топологии, с учетом RC задержек межсоединений) и процессора‑прототипа на всем наборе функциональных и JTAG тестов.

 

Микросхема, содержащая новое процессорное ядро, реализована по той же архитектуре (т.е., с тем же набором внутренних периферийных устройств), что и процессор 1867ВЦ4Т, но превосходит его ряду характеристик.

 

В первую очередь речь идет о быстродействии, которое по результатам тайминг анализа и моделирования ожидается не менее 80 MIPS. Поскольку партия макетных образцов нового микропроцессора была осуществлена в режиме MPW, имеются ограничения на размеры кристалла (5х5 мм2, т.е. практически в четыре раза меньше, чем у процессора-прототипа). Но и при таком размере, благодаря переходу на более современный технологический уровень, удалось разместить на кристалле внутреннее ОЗУ двойного доступа (DARAM) объемом 40K слов (в четыре раза больше, чем у процессора-прототипа). При этом внутрикристальная оперативная память полностью сохранила свою функциональность, включая выборку двух операндов за один цикл из одного блока (два чтения или одно чтение, одна запись); выборку трех операндов за один цикл из разных блоков (два чтения из одного блока и одна запись в другой); одноцикловую функцию задержки DELAY, непрерывную на границе блоков; все предусмотренные варианты работы с HPI и BSP интерфейсами (для ассоциированных с ними блоков) и т.д. Соответственно, полностью совпадают циклограммы выполнения инструкций в разработанном ядре и процессоре-прототипе.

 

В связи с увеличением объема внутреннего ОЗУ в новом процессорном ядре предусмотрен более гибкий механизм картирования DARAM в область программной памяти. В ИС 1867ВЦ4Т отображение внутреннего ОЗУ в программную память возможно только полностью (все 10K слов). В новом ядре, за счет использования двух разрядов управления OVLY1, OVLY2 (вместо одного OVLY), наряду с полным отображением (все 40K слов), имеются варианты частичного картирования DARAM в программную область (8K или 32K слов). Для обеспечения совместимости с ИС 1867ВЦ4Т может быть аппаратно выбран «стандартный» режим карты памяти (внутреннее ОЗУ «урезается» до 10K слов). Выбор осуществляется выставлением нужного логического уровня на внешнем входе микросхемы во время процедуры аппаратного сброса.


При любых вариантах конфигурации внутреннего ОЗУ обеспечивается корректная работа интерфейса внешней памяти, включая программно управляемые состояния ожидания и логику управления размером и переключением внешних банков. «Прошитая» во внутреннее масочное ПЗУ программа начального загрузчика (boot loader) поддерживает все алгоритмы и источники загрузки, имеющиеся в процессоре 1867ВЦ4Т, и также обеспечивает корректное функционирование ИС для полного (40K) и «стандартного» (10K) объемов DARAM.

 

Выбранный технологический базис обусловливает двойное напряжение питания микросхемы (1,8 В – ядро и 3,3 В – периферийные буферы).

 

Также несколько изменились (по сравнению с процессором-прототипом) коэффициенты системы фазовой автоподстройки частоты тактового генератора (PLL).

В отличие ИС 1867ВЦ4Т, поставляемой в 156-выводных металлокерами­ческих корпусах (4234.156-2), макетный вариант нового процессора разваривается в 144-выводной CQFP корпус, совместимый по цоколевке с TMS320C54х (pin to pin compatible). Цоколевка корпуса и его габаритный чертеж приведены в приложении.

 

После завершения исследования макетных образцов (ориентировочно до конца декабря), полный список ключевых особенностей нового процессора и собственно результаты этих исследования будут доступны потенциальным потребителям, в т.ч. и на www.niiet.ru.

 

На настоящий момент у специалистов ФГУП «НИИЭТ» не существует принципиальных трудностей для реализации на основе разработанного СФ‑блока семейства процессоров обработки сигналов с различными конфигурациями памяти и наборами периферийных устройств.

 

Работы по проектированию нового процессорного ядра выполнялись в инициативном порядке за счет внутренних средств предприятия, с расчетом на самоокупаемость. Поэтому, в следующем году запланировано проведение инженерной партии 16-разрядного процессора цифровой обработки сигналов с фиксированной запятой, базирующегося на этом СФ‑блоке, в максимально востребованной (т.е. удовлетворяющей требованиям большинства потенциальных потребителей) конфигурации. Разумеется, эта конфигурация будет учитывать ограничения по размеру кристалла, обусловленные (в отличие от MPW) доступными нам корпусами, а также наши возможности в плане набора периферийных устройств. Окончательно определиться с объемами внутренних оперативных и масочных ЗУ, картой памяти, составом накристальных периферийных устройств и применяемым корпусом (корпусами) мы планируем после консультаций с основными потребителями (в т.ч. числе потенциальными) в т.ч. с помощью форума niiet.

 

Будет продолжена и работа по повышению быстродействия спроектированного СФ‑блока.

 

Обозначения и номера выводов ИС Триллер‑160 в корпусе CQFP144 см. здесь.

 


394033, г. Воронеж,

ул. Старых Большевиков, 5


Тел. (473) 222-91-70, 226-20-35   Факс (473) 222-91-70   email: niiet@niiet.ru